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德国赛车数字钟实验设计指导一、实验目的掌握

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  数字钟实行计划诱导一、实行宗旨操纵基于diagram的vivado工程计划流程.doc   1.本站不保障该用户上传的文档完备性,不预览、不比对实质而直接下载发作的后悔题目本站不予受理。   数字钟实行计划诱导 一、实行宗旨 操纵基于diagram的vivado工程计划流程,学会增添IP目次并挪用个中IP 二、实行道理先容 本实行杀青了一个浅易的数字钟,能杀青计时的性能。因为数码管只要4位,是以本数字钟只可计分和秒。 本编制的逻辑片面闭键由74系列的IP组成。 三、实行办法: 1、创修新工程 翻开Vivado2014.4计划斥地软件,采用Create New Project. 2)正在弹出的创修新工程的界面中,点击Next,开首创修新工程。 3)正在Project Name界面中,将工程名称删改为Digital_Clock,并修树好工程存放旅途。同时勾选上创修工程子目次的选项。如许,通盘工程文献都将存放正在创修的Digital_Clock子目次中。点击Next。 4)正在采用工程类型的界面中,采用RTL工程。因为本工程无需创修源文献,故将Do not specify sources at this time(不指定增添源文献)勾选上。德国赛车点击Next。 5)正在器件板卡选型界面中,正在Search栏中输入xc7a35tcpg236征采本次实行所行使的Basys3板卡上的FPGA芯片。并采用xc7a35tcpg236-1器件。(器件定名法例详睹xilinx官方文档)点击Next。 6)最终正在新工程总结中,查验工程创修是否有误。没有题目,则点击Finish,达成新工程的创修。 2、增添已计划好的IPcore。 工程设立修设完毕,咱们须要将Digital_Clock这个工程所需的IP目次文献夹复制到本工程文献夹下。本工程须要两个IP目次:74LSXX_LIB与Interface。74LSXX_LIB和Interface都位于B3_Lab\Lab1\Digital_Clock下。 增添完后的本工程文献夹如下图: 1)正在Vivado计划界面的左侧计划指导栏中,点击Project Manager目次下的Project Setting。 2)正在Project Setting界面中,采用IP选项,进入IP修树界面。点击Add Respository...增添本工程文献夹下的IP_Catalog目次: 3)达成目次增添后,可能看到所需IP曾经自愿增添。点击OK达成IP增添。 3、创修道理图,增添IP,实行道理图计划。 1)正在Project Navigator下的IP Integrator目次下,点击Create Block Design,创修道理图 2)正在弹出的创修道理图界面中,依旧默认。点击OK达成创修。 3)正在道理图计划界面中,增添IP的格式有3种。 eq \o\ac(○,1)正在计划刚开首时,道理图界面的最上方有闭连提示,可能点击Add IP,实行增添IP。 eq \o\ac(○,2)正在道理图计划界面的左侧,有相应飞速键。 eq \o\ac(○,3)正在道理图界面中,鼠标右击采用Add IP。 4)正在IP采用框中,输入74ls90,征采本实行所须要的IP。 5)按Enter键,或者鼠标双击该IP,可能达成增添。编制须要4个74ls90 ip。是以连续增添3个74ls90,如下图: 连续征采并增添以下IP各1个:74ls08、seg7decimal、clk_div。增添后的diagram界面如下: 增添一个clock ip。正在Add IP中征采clock,双击clocking wizard ip达成增添。然后双击IP进入修设界面,修树输出时钟为两途100MHz输出: 并正在Output clock界面下方,勾选掉reset和locked,点击ok达成clock ip修设。 再增添一个concat ip。正在Add IP中征采concat,双击concat ip达成增添。然后双击IP进入修设界面,修树Number of ports为16(如下图),然后点击OK。 至此IP增添达成。Diagram界面如下: 6)增添完IP后,实行端口修树和连线操作。连线时,将鼠标移至IP引脚邻近,鼠标图案造成铅笔状。此时,点击鼠标左键实行拖拽。Vivado可能提示用户可能与该引脚相连的引脚或端口。 7)创修端口有两种格式。 eq \o\ac(○,1)当须要创修与外界相连的端口时,可能右击采用Create Port…,修树端口名称,宗旨以及类型。 eq \o\ac(○,2)点击选中IP的某一引脚,右击采用Make External…可自愿创修以与引脚同名,同宗旨的端口。 将seg7decimal ip的clr、a_to_g、an、dp这4个引脚,以及clock ip的clk_in1引脚,以及自便一个74ls90 ip的r9_1引脚make external: 通过点击端口,可能正在external port properities删改端口名字,如下图。咱们将a_to_g端口名字删改为seg,然后按回车达成删改。同样的格式删改r9_1为GND,clk_in1为clk。 服从下图实行连线)达成道理图计划后,天生顶层文献。 正在Source界面中右击design_1,采用Generate Output Products… 正在天生输出文献的界面中点击Generate 天生完输出文献后,再次右击design_1,采用Create HDL Wrapper,创修HDL代码文献。对道理图文献实行实例化。 正在创修HDL文献的界面中,依旧默认选项,点击OK,达成HDL文献的创修。 12)至此,道理图计划曾经达成。 4、对工程增添引脚抑制文献。 1)点击Project Manager目次下的Add Source。采用增添抑制文献。点击next。 2)点击Add Files,实行文献增添。找到本工程所需抑制文献的所正在旅途(抑制文献位于B3_lab\lab1\Digital_Clock下),点击OK实行增添。留神,要勾选copy constraints files into project。 3)点击Finish,达成抑制文献增添。 5、归纳、杀青、天生bitstream 1)实行归纳验证,如下图: 2)达成归纳验证后采用,Run Implementation。实行工程杀青。 3)工程杀青达成后,采用Generate Bitstream,天生编译文献。 4)天生编译文献后,采用Open Hardware Manager,翻开硬件照料器。实行板级验证。 5)翻开方向器件,点击Open target。倘使初度贯串板卡,采用Open New Target。倘使之前贯串过板卡,可能采用Recent Targets,正在其列外当选择相应板卡。 正在翻开新硬件方向界面中,点击Next实行创修。采用Local server,点击Next。 点击Next,再点击Finish,达成创修。 6)下载bit文献。 点击Hardware Manager上方提示语句中的Program device。采用方向器件。 查验弹出框中所选中的bit文献,然后点击Program实行下载。实行板级验证。 待下载bit胜利后,可能看到4位数码管亮起,低两位代外秒,高两位代外分。

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